解耦电容计算：您应该为数字IC使用什么尺寸？

这些去耦电容的尺寸选得合适吗？

在PCB设计指南中，包括高速数字设计“大师”们经常提到的一点是，需要找到合适的去耦电容尺寸。这有时候是在没有完全理解这些电容在PDN中应该做什么，以及它们在确保电源完整性方面的作用的情况下被提及的。我还看到许多应用说明书默认使用几十年前的指南，即在数字集成电路的电源和地脚之间放置三个电容（通常是1 nF、10 nF和100 nF，或类似这样的配置）。在过去，这可能是足够的；快速数字组件中出现的电源完整性问题并不足以干扰核心电压，所以三个电容完成的工作还算不错。

今天的快速集成电路具有多个输出和低核心电压（低至1.0V），与昔日的较慢组件相比，它们有着更严格的噪声限制。更严格的噪声限制意味着需要更精确的去耦。既然如此，任何与当今相当强大的MCU和许多其他数字组件打交道的设计师都需要知道如何正确地选择去耦电容的大小。那么，最佳的做法是什么呢？一般来说，有两种方法可以做到这一点。让我们来看看这两种方法，了解如何计算去耦电容的值，以及为什么旧有的三个去耦电容的神话在现代高速数字设计中不再适用。

理解等效电容模型

在我们开始确定数字设计所需的去耦电容大小之前，你需要了解电容器的基本电路模型。尽管我们很希望认为电容器的行为完全符合理论，但实际情况并非如此。所有的电容器在引线上都有一定的电感，这定义了它们的阻抗谱，这种阻抗谱是以串联RLC网络经验模型来表示的：

用于模拟电容器的等效RLC电路

在这个模型中，ESR 和 ESL 分别是等效串联电阻和等效串联电感。C 的值可以按照元件数据表中引用的电容量来取。最后，R 的值考虑了构成电容器的电介质的电导。这解释了任何电容器在充电后从其电路中移除时发生的瞬态泄漏。这个值通常足够大，可以忽略。

在这个模型中（忽略 R），值 (ESR/(2*ESL)) 是等效电路的阻尼常数，假设连接到电路两端的负载为 0 欧姆。这是电路对输入电压变化作出反应所需的最短时间，假设充放电状态为满。电容器的数据表不会列出阻尼常数，而是会显示如下所示的阻抗谱图。如果您愿意，可以使用数据表中的 ESL 和 ESR 值来计算阻尼常数。

最后，所有真实的电容器都有一个自谐振频率，等于任何串联 RLC 电路的值，或者在这种情况下：

自谐振频率可以在阻抗谱图中看到。下面展示了一个真实的AVX电容器的例子：

去耦电容器究竟是做什么的？

这是一个很好的问题，它真正帮助我们理解为什么我们需要去耦电容器来确保数字集成电路的电源完整性。所有的电容器在连接到直流电压源时都会存储电荷达到平衡；电容器中的板子充电并保持总电荷量等于Q = CV。如果V波动或稍微下降，那么部分电荷Q就会释放并传递给负载，就像一个小电池一样。

在数字电路中连接的实际电容器遇到的问题是，电压下降不会在单一频率上发生。源电压的时间依赖性波动或电路中的突然电流爆发通常在示波器上看起来像是一个具有尖锐边缘速率的尖峰。这意味着与该信号相关的功率谱将分布在一系列频率上，并且会与自谐振重叠。结果是电容器将响应放电，并将在电源总线上激发瞬态振荡。如果这种功率被电源总线上的数字电容器IC吸收进PDN，电源总线上的瞬态将在电源引脚处表现为振铃。然而，如果选择了正确的去耦电容器尺寸和数量，那么这种波动可以被最小化。这就是为什么我们有三个电容器的持续指导原则；这是尝试确保稳定电源的最不坏的布局和尺寸。

去耦电容器尺寸选择方法

既然我们基本上知道了实际电容器的电气行为，我们可以从三个方向来接近它们的尺寸选择：

• 在时域中使用负载充电： PCB上的走线基本上是电容器，去耦电容的工作是为了提供电容IC需要的电流来给负载充电。你可以使用负载电容和所需的过渡时间/峰值电压来估算充电走线/传输线所需的总电荷和电容。
• 使用目标纹波、电流突发和阻抗谱： 这需要设定电源总线振铃的限制，并使用此来找出将PDN的阻抗谱降至目标阻抗以下所需的电容。
• 时域中的脉冲响应： 这是你需要查看PDN模型内电容的瞬态响应的地方。你可以使用电路原理图创建PDN的现象学模型，并在SPICE仿真中使用瞬态分析，或者你可以使用脉冲响应计算来计算PDN传递函数和Z参数。随着你迭代它们的各种值，你最终可以将PDN阻抗降至目标以下。

在上述列表中，只有第一种方法是“简单”的，它可以给你一个基线估计，关于你需要在电容器组中存储的总电荷量，基于它交付该电荷所需的最小时间。如果你正在为一个具有更快开关速度的数字电路去耦，那么你会想选择一个具有等效阻尼常数的电容器，该电容器能够临界阻尼或稍微过阻尼电路，以便在放电期间抑制振铃。只要放电率短于开关时间，去耦电容就能够快速补偿电压波动。

基于充电迹线估计总去耦电容

估计总电容量的最简单方法是考虑需要传递给电容器IC的最大电荷量，它应该多快传递给IC，以及需要补偿的电压波动的大小。由于大多数负载是电容性的，你可以将到达负载的电流与信号电压从OFF变为ON（或反之）的速率相关联：

请注意，您可以将类似的技术应用于纯电阻或电感负载。让我们看一个在数字集成电路上的电容负载的例子，该电路具有多个切换输出，我们使用这个公式作为我们的去耦电容计算器。

简单示例：一个具有12个输出的数字集成电路

展示如何使用这个方程式计算电容负载的最佳方式是通过一个例子。假设你有一个具有12个输出的数字电容集成电路，其中每个输出信号为5 V，上升时间为6 ns。每个输出驱动一个具有50 pF负载电容的负载。如果你将信号的上升时间近似为线性的，那么上述方程中的导数可以写为dV = 5 V，dt = 6 ns。因此，每个输出所需的电流为：

我们示例集成电路中每个输出的电流

如果所有12个输出同时从高电平切换到低电平，那么来自PDN的电流突增总量将是500 mA。这种电流突增会导致地平面电位的变化，从而产生信号电位的变化，电容器应该补偿这种信号电位的变化。如果我们假设ON状态的阈值是4.5 V，那么需要补偿的电压降就是0.5 V，以防止比特错误。此外，这必须在6 ns内得到补偿。因此，最小去耦电容是：

示例去耦电容器的最小电容

在这里，你至少应该使用一个6 nF的电容器来补偿6 ns内的最大0.5 V电压。注意，一些指南会建议在这个例子中使用两个并联的3 nF电容器，因为这会将ESR降低2倍，但这也会将ESL降低2倍，所以对阻尼的影响是零。如果电容器的响应是欠阻尼的，那么你可以选择一个更大的电容器，因为这会使响应更接近临界阻尼或过阻尼状态。然而，两个并联电容器的使用有助于在电容器的共振频率附近平坦化PDN网络的阻抗谱。

从脉冲响应/ PDN阻抗中确定去耦电容的大小

上述模型有什么问题？问题在于它没有考虑电路板上真实去耦电容器或真实PDN的所有方面，包括：

• ESL 如上所示在等效电容阻抗模型中
• PDN中的寄生电容和寄生电感

第二点非常重要，需要进行布局后仿真。PDN的阻抗谱不仅仅依赖于你的去耦电容计算器得出的值，它还依赖于PDN的几何形状（即层排列、材料、总线的大小等）。由于这种对几何形状的依赖，你需要将你的PCB布局导出到像Ansys这样的场解算工具中。

带设计探索的PDN阻抗

这要困难得多，有时是从电路模型出发。不幸的是，电路模型无法准确考虑PDN阻抗的真实方面，所以你通常需要一个场解算器来确定你设计中的Z参数、S参数或其他网络参数。场解算器也可以用来计算PDN阻抗谱，然后可以用它来通过逆傅里叶变换计算脉冲响应函数。这是一个相当复杂的设计探索主题，值得单独编写指南，但在你开始处理非常快速的组件时，这一点很重要，这些组件还具有低核心电压和紧密的噪声边际。

选择额外的去耦电容

一旦您从场求解器中提取了这个模型，您就可以识别PDN阻抗谱中哪些部分阻抗较高，并且您可以选择额外的去耦电容，针对那些PDN阻抗谱中的峰值。添加具有与PDN阻抗峰值重叠的自谐振的电容器（见下文），并继续并联添加电容，直到PDN阻抗降至目标阻抗以下。如果您不确定PDN的目标阻抗是多少，阅读Kella Knack的这篇文章可以让您对所需的目标值有一个好的了解。我还将准备一篇新文章，展示如何直接计算这一点。

随着电路板在更低的功率水平、更高的数据速率和更严格的噪声要求下运行，每位设计师都应该拥有他们为其PCB计算、选择和放置旁路和去耦电容所需的工具。只有Altium Designer为您提供创建任何应用新设计所需的原理图设计和布局工具。Altium Designer的仿真工具套件还可以帮助您识别电源完整性问题，并检查您的电源网络的瞬态行为。

我们只是初步探索了使用Altium Designer在Altium 365上的可能性。如果您想了解更多关于如何计算去耦电容值的信息，请联系我们的一些专家，或者今天就开始您的Altium Designer + Altium 365免费试用。