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您应该为数字集成电路使用什么尺寸的去耦电容？ 解耦电容计算：您应该为数字IC使用什么尺寸？ 1 min Blog 这些去耦电容的尺寸选得合适吗？ 在PCB设计指南中，包括高速数字设计“大师”们经常提到的一点是，需要找到合适的去耦电容尺寸。这有时候是在没有完全理解这些电容在PDN中应该做什么，以及它们在确保电源完整性方面的作用的情况下被提及的。我还看到许多应用说明书默认使用几十年前的指南，即在数字集成电路的电源和地脚之间放置三个电容（通常是1 nF、10 nF和100 nF，或类似这样的配置）。在过去，这可能是足够的；快速数字组件中出现的电源完整性问题并不足以干扰核心电压，所以三个电容完成的工作还算不错。 今天的快速集成电路具有多个输出和低核心电压（低至1.0V），与昔日的较慢组件相比，它们有着更严格的噪声限制。更严格的噪声限制意味着需要更精确的去耦。既然如此，任何与当今相当强大的MCU和许多其他数字组件打交道的设计师都需要知道如何正确地选择去耦电容的大小。那么，最佳的做法是什么呢？一般来说，有两种方法可以做到这一点。让我们来看看这两种方法，了解如何计算去耦电容的值，以及为什么旧有的三个去耦电容的神话在现代高速数字设计中不再适用。 理解等效电容模型 在我们开始确定数字设计所需的去耦电容大小之前，你需要了解电容器的基本电路模型。尽管我们很希望认为电容器的行为完全符合理论，但实际情况并非如此。所有的电容器在引线上都有一定的电感，这定义了它们的阻抗谱，这种阻抗谱是以串联RLC网络经验模型来表示的： 用于模拟电容器的等效RLC电路 在这个模型中，ESR 和 ESL 分别是等效串联电阻和等效串联电感。C 的值可以按照元件数据表中引用的电容量来取。最后，R 的值考虑了构成电容器的电介质的电导。这解释了任何电容器在充电后从其电路中移除时发生的瞬态泄漏。这个值通常足够大，可以忽略。 在这个模型中（忽略 R），值 (ESR/(2*ESL)) 是等效电路的阻尼常数，假设连接到电路两端的负载为 0 阅读文章
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