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PCB中的接地反弹以及信号完整性中的接地反弹 接地反弹减少技术可最大限度地减少信号完整性问题 1 min Blog 电气工程师 电气工程师 电气工程师 与我父亲学生时代在篮球队中生龙活虎不同，我在试训时几乎无法将球拍起。不言而喻，一切还没开始便已结束。在成为NBA职业球员的梦想破灭后，我发现了自己对武术的热情。我从来没有真正掌握篮球技术，但在武术中，至少我可以用脚掌弹跳起来迎击对手。 不会拍球无足轻重。然而，不了解电子设备中的接地反弹可能会给您的电路带来很大的难题。要成为一名出色的PCB布局工程师，了解接地反弹对电路和信号完整性的影响很有必要。通过考虑接地反弹降低技术，您可以最大限度地减少设计中PCB信号完整性中的接地反弹。 什么是接地反弹？ 要了解接地反弹，您需要深入了解构成集成电路（IC）核心的休眠晶体管和接地引脚方面的基础知识。下图显示的是CMOS缓冲电路，该电路构成了微控制器和随机存取存储器（RAM）等IC中的典型I/O。 PCB中的接地反弹噪声是一个难以测量的问题，它对电源门控和信号完整性的影响与PCB中的迹线阻抗和PDN阻抗有关。在大多数高速设计中，驱动器电路的输出引脚通常连接到具有一些输入电容的负载。当输出引脚判断为逻辑电路“1”时，负载处的寄生电容被完全充电至VCC。当输出缓冲电路关闭至逻辑“0”时，电容负载放电，向驱动器提供浪涌电流；这种快速电流会流过驱动器的接地引脚。 在理想情况下，IC封装和电路板的接地电压保持一致。不过，在实际设计中，由于PDN中的接合线、引线框架和寄生电感，管芯接地和电路板接地之间存在一些寄生电感。来自这些元素的总封装电感可以建模为一组串联的电感器，如上图所示。 当电流冲过接合线/引线框架/PDN上的 电感时，管芯接地和电路板接地之间会产生反电动势。这会导致管芯接地和电路板接地在瞬间处于不同电压电平的现象，从而导致接地反弹噪声。然后，由于这些元件的直流电阻和IC封装/管芯中的寄生效应，这种积累会被抑制。更好地准确理解这如何影响信号行为，有助于理解这种寄生效应和迹线的排列形成了具有某些定义的阻抗和谐振频率的等效RLC电路。 PCB中的接地反弹如何影响电路和信号 当PCB中的接地反弹最小时，可能不会对管芯接地或信号行为造成任何干扰。它仍然会发生，但可能足够小以至于注意不到。不过，当接地反弹产生的反电动势较大时，尤其是同时切换多个输出时，器件的接地电平会上升到可能影响IC上其他引脚组的电平。 观察将驱动元件连接到电容负载的迹线时，您将发现迹线电感和电容也会影响接地反弹对信号的影响。请记住，由于其寄生电容和电感，所有迹线都具有一定的阻抗。由于真实迹线具有这些寄生效应，因此需要将其包含在由迹线、驱动器接地引脚处的电感以及负载电容形成的集总RLC网络中。 管芯上的电平位移 例如，遇到接地反弹的微控制器的接地电位可能会发生变化，使电源轨和接地之间测得的电压比没有接地反弹的情况高1.5V。换句话说，电源轨和管芯接地之间的电位差将比电源轨和电路板接地之间测得的电位高1.5V。说明这一点的另一种方式是，管芯接地和PCB接地平面之间存在瞬时1.5 V电位（即，在驱动器接地引脚上测量的值）。 在此示例中，连接到微控制器、工作电压为3.3 V的逻辑IC可能会将逻辑“0”信号解释为“1”，因为由于器件接地的电位电平发生偏移，它正在接收1.5 V逻辑“低”信号。继续此示例，遇到接地反弹的器件也可能误读来自其他元件的输入，因为输入电压电平是相对于管芯接地而言的。例如，逻辑“高” 信号可能会被误解为“低”，因为由于管芯接地电压升高，输入引脚上的电压为1.8 V，而不是3.3 V。该值低于2.31 阅读文章
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