HDI PCB 中的接地平面连接可维持信号完整性

高速 PCB 设计要求在整个 PCB 层叠结构中保持地连接。对于采用标准层叠、信号速度较低的设计，最常见的做法是使用地缝合过孔（stitching vias）。这些过孔将 PCB 层叠中的多个地平面和覆铜区连接起来，以便在线路路径上——无论是低速还是高速——始终维持清晰的 0 V 参考。

但如果是在 HDI 设计中，而垂直布线空间又非常紧张，会发生什么呢？在 HDI 设计里，我们通常更倾向于使用（或必须使用）盲孔和埋孔微孔来完成信号连接，而地连接往往也会采用同样的方式。这样一来，当高速信号在层叠中切换层时，就可能给地连接带来严重问题。

遗憾的是，目前并没有一种很好的方法，能够仅通过设计规则和约束来检查 HDI 设计中所需的这类地连接问题。正如下面将要看到的，其中一个原因与 BGA 封装的引脚排列设计有关。本文将说明这为什么会带来信号完整性问题，以及你可以如何解决。

什么会导致糟糕的地连接

地连接不良的问题，源于在扇出布线中使用盲孔和埋孔，尤其是在 BGA 扇出布线里对地引脚使用这类过孔时。受封装引脚排列影响，扇出中使用的过孔可能终止在层叠中不够深的某一层。

下图展示了一个从 BGA 引出的带状线布线具备良好地连接的示例。在这个例子中，外侧 GND 过孔终止在信号层上方的一个 GND 层。内侧那一排的 GND 引脚则延伸到带状线信号下方的那一层。由于内侧 GND 过孔同时接触上、下两个 GND 平面，它有助于确保带状线信号周围的平面层保持相同的 0 V 参考。

HDI 设计中的理想地连接：缝合过孔可以沿着信号过孔布置，以确保沿布线路径始终保持 0 V 参考。

在这种情况下形成的回流电流可用箭头表示。回流路径构成了电磁场的边界条件，并定义了该电流路径上的电感。有时，处理器的引脚排列并不会把地引脚很好地分布在信号周围，因此自动扇出无法形成上图那样的情况。

某些情况下，设计者可能会认为只需要一个从 L1 到 L2 的过孔，接触内层的第一个 GND 平面即可。结果是，回流电流会围绕一个距离所布信号更远的过孔形成，尤其是在带状线布线位于更深的内层时，这种情况更明显。

这究竟有什么问题？它会导致两个信号完整性问题：

• 信号引发的局部串扰
• 其他 IO 上的同时开关噪声
• 还可能测得更高的辐射发射

解决方案并不完美，但很简单：在信号层切换位置旁边放置缝合过孔。在 HDI 设计中，更理想的做法是放置通孔，以更好地确保所有平面都处于相同的 0 V 电位。不过，BGA 焊球间距可能会使这种做法在扇出布线中无法实现。因此，很多时候我们只能使用盲孔/埋孔缝合过孔来连接地。在 BGA 扇出布线中，这实际上往往更合适，因为最近的通孔过孔可能要远离扇出区域之后才能使用。

有时，封装引脚排列真的很糟糕

有一个事实我们可能不愿承认，但它确实存在：有些封装引脚排列对于保证地连接来说糟糕透顶，而且这并不仅限于 HDI 设计。封装设计人员很可能只是把地引脚看作电流离开芯片的通路。但它们远不止如此：具有稳定 0 V 参考的地引脚，还是电磁场的边界条件。这就是为什么随着频率不断升高，地引脚会显著影响 BGA 扇出布线区域中的串扰、过孔阻抗匹配和插入损耗。

下图展示了一个理论上接近理想的 BGA 引脚排列。这并不是刻意编造的例子，而是一个真实的光学 phy 芯片引脚排列，其工作数据速率为 56G（28 GHz 通道带宽），焊球间距为 0.8 mm。工作在更高数据速率（112G-PAM4 和 224G-PAM4）的设计，则会把间距压低到 0.5 mm，因为这是维持高速串行信号低色散过渡所必需的。

56G-phy-ballout.png

在 0.8 mm 间距且层数较高的情况下，由于 高纵横比过孔的限制，PCB 几乎总是太厚，无法在扇出布线中使用通孔过孔。因此，我们通常会采用堆叠微孔，并转接到埋孔，以到达内层信号层。在上面的例子中，布置在信号过孔旁边的地过孔始终能够确保带状线布线的地连接得到维持；每一排信号后方都会有一排专用接地，与两个平面相连。

示例 1：NRF54LM20A-PAAA

现在我们来看一些 HDI 设计中的真实引脚排列。下图展示了器件型号 NRF54LM20A-PAAA from Nordic Semiconductor的一个布线示例。地引脚用黄色轮廓标出。尽管这是一个 98 引脚的细间距 BGA（0.35 mm 间距），但它只有 11 个地引脚，而且在整个引脚排列中分布得很稀疏。

NRF54LM20A-PAAA 封装中 GND 焊球的位置。较小的间距（0.35mm）使标准通孔过孔无法使用。

虽然该设计中有些 GND 引脚距离许多信号都比较近，但它们仅通过盲微孔直接连接到 L2 的地平面。附近有 3 个通孔 GND 过孔，但在 BGA 扇出区域的微孔信号过渡附近，只有这些过孔与内部平面连接。

这会使该器件在扇出布线区域面临地弹噪声和串扰风险；不过，考虑到该器件允许较高的电源电压、因而噪声裕量也较大，这也许不是太大的问题。但当我们看另一类器件，比如高速存储器时，就能明白为什么这可能成为一个严重问题。理想情况下，我们需要完成两项任务：

• 在 BGA 边缘周围增加更多 GND 通孔
• 当信号层切换位置远离通孔时，加入内部缝合过孔

当然，这是否真的是一个严重问题，还取决于具体信号，尤其是在过孔层切换引起 EMI 的情况下。该器件上最快的接口是 USB 接口和 SPI 线；其中后者会带来更大的 EMC 风险（原因我在这里讨论过）。既然如此，SPI 线就需要距离最近的缝合过孔，而带较重负载的 GPIO 或 I2C 线通常即使没有非常近的缝合过孔也能正常工作。

示例 2：定制 DRAM 模块

下面再看一个来自某大型半导体供应商的定制 DRAM 模块（DDR4-3200 内存）引脚排列。这个模块在嵌入式计算系统中很常见，它将较高的字节通道数量集成在单个模块中。其封装焊盘如下图所示，并高亮显示了 GND 引脚。

定制 DRAM 模块封装。高亮焊盘表示地引脚。

如果你使用 L1-L2 盲孔来连接这些地引脚，那么几乎可以肯定会在扇出区域看到同时开关噪声和较高串扰。任何布入内层信号层（L3、L5 等）的信号，如果地引脚只使用 L1-L2 盲孔，就不会有附近的缝合过孔连接。

由于该器件采用非 JEDEC 封装，而且不包含标准布线通道，因此至少需要 4 层或 5 层信号层才能完成布线（点对点）。此外，信号引脚的排列方式将要求使用堆叠微孔和一个埋孔，才能到达所有信号层。不过，很明显的是，引脚排列中的地引脚位置会导致某些信号距离地引脚较远。

解决这个问题需要：

• 在所有 GND 引脚上规划 盲孔/埋孔过渡，以连接模块下方的所有 GND 平面
• 在封装边界周围布置额外的通孔
• 放置内部埋置微孔/埋置机械孔，用于层间缝合

现在，把它与典型 JEDEC 标准 DDR 存储器封装做个比较，例如下图所示的 Micron DDR4 存储芯片。

为什么这种封装在地弹、串扰和 EMI 方面更可能具有更好的性能？

• 引脚数以及行/列数量更少，因此层数很可能足够低，可以使用通孔。
• 0.8 mm 的间距足够大，允许在 dog-bone 扇出或 via-in-pad 中使用通孔。
• 几乎所有高速信号引脚距离某个 VSS 引脚都不会超过 1.6 mm（2 个引脚间距）。
• 布线通道允许根据需要增加一些额外的缝合过孔，例如在 A7/A9/A13/A17 区域。

如果这个定制模块的引脚排列只用于低速信号器件，那么该设计在串扰、地弹和 EMI 方面可能并不会有太大问题。然而，这个器件包含多个工作在 1600 MHz 时钟（3200 MT/s 数据率）的 DDR4 接口，因此出于时序要求，需要较快的边沿速率。正是这种更快的边沿速率，使得内部信号层上 GND 连接不足所引发的 SI、EMI 和串扰问题更加明显。

解决方案：先放置 GND 过孔！

在这类设计中，设计人员可能犯下的最大错误，就是在完成信号引脚布线之后，才去放置 GND 引脚的过孔。若先放置 GND 过孔，它们会对信号布线形成约束，你将不得不绕开这些过孔进行布线；但这样可以避免 HDI 设计中一类重要的 SI 问题。与其在 HDI 设计中把所有布线都完成后，才发现在扇出中没有布置足够的接地过孔，不如一开始就先放置这些 GND 过孔，这样要好得多！

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