5 个电源完整性误区：交流版

如果你以为信号完整性和 EMI 已经充满了各种误区，那等你接触到电源完整性就知道什么叫“更复杂”了。在电力电子和 PCB 设计中，电源完整性主要分为两类：我们此前已在博客的其他文章中讨论过直流电源完整性，现在该来看看交流电源完整性的五大常见误区了。下面我们直接进入正题！

误区 1：任何电源都能用

很多关于电源完整性的讨论，完全忽略了电源稳压器的作用，并假设电源稳压器在理论上是完美的。实际上，半导体制造商会为高速数字系统提供专门设计的电源稳压器组件，以满足高速供电需求。面向高速数字电源轨的典型稳压模块通常具有以下几个重要特性：

• 它们是多相降压转换器
• 它们具有较高的控制环路带宽
• 它们具有较低的输出电感

第一点之所以重要，是因为多相设计能够在每相占空比较低的情况下实现更高的等效开关频率，从而降低输出端的开关噪声。我曾在另一篇博客中介绍过这一重要观点。

不过，对于高速数字设计来说，第二点更为关键，因为它决定了稳压器对输出端瞬态变化的响应速度，也就决定了其维持稳定输出电压的能力。与第二点相对应的是，稳压器必须具有较低的输出阻抗，而且这种阻抗需要在很高频率范围内都保持较低。综合这些因素，稳压器与 PDN 的结构（包括离散电容和电源平面电容）才能在高速数字 I/O 开始切换时有效抑制电源轨上的纹波。

误区 2：单一电源层就足够

有些设计确实可以只使用单一电源层，即使该层被划分为多个电源轨也是如此。对于较小的数字处理器，例如采用 BGA 封装且焊球数少于 1000 个的器件，通常仍然需要多个供电电压。不过，可以通过将电源层划分为若干较大的电源轨，来为处理器提供所需的全部电力。下方示例展示了在单层上为大型 BGA 供电时，电源轨数量及其多样性的可能情况。

如果你试图在单一层上布置过多电源轨，那么这些电源轨最终可能会承载过大的电流。这种情况下，高电流电源轨可能就需要额外增加一层电源层来承载。

随着处理器规模增大、需要支持更多更高速的 I/O，往往就需要多个电源平面层，而且每个电源平面层都必须配有自己的接地平面。这样做是为了提供足够的平面电容，使 PDN 阻抗保持在合适的目标值以下。对于大型数字处理器而言，在 100 MHz 到 1 GHz 范围内实现亚毫欧级的 PDN 阻抗已是常态。这类处理器的典型代表包括大型 CPU，以及引脚数超过 1000 的大型 FPGA。

误区 3：低 Dk 介质有利于电源完整性

高速数字设计通常会采用 Dk 值在 3 到 4 之间的先进 FR4 材料。这些材料通常还具有较低的色散，结合较低的 Dk 值后，对于高带宽通道中的信号完整性是有益的。然而，低 Dk 介质并不总是电源完整性的最佳选择。

这并不是说低 Dk 材料对电源完整性“不好”，而是说，在电源/地平面层对中，更高的 Dk 值有时反而是更优选择。原因在于，对于相同厚度，更高 Dk 的介质能够提供更大的平面电容。这也是为什么在某些情况下，叠层会采用一种称为嵌入式电容材料（ECM）的专用材料。这类材料通常具有三个重要特性：

• 极小的层厚值
• 非常高的 Dk 值
• 比先进 FR4 材料更高的 Df 值

较高的 Df 值有助于在高频下抑制瞬态，而较高的 Dk 值和较小的层厚则有助于提供延伸到 GHz 范围的超高平面电容。超过这些频率之后，处理器封装内部的 PDN 阻抗将开始起主导作用，并决定芯片裸片 bump 处所见的电源完整性表现。

• 在这篇文章中进一步了解 ECM

数据显示，在 PCB 叠层中使用更薄的 ECM 后，PDN 阻抗会下降。我们可以非常清楚地看到，接近 1 GHz 的谐振行为通过采用更薄的 ECM 材料而显著减弱。[来源：DuPont]

误区 4：三种电容值就够了

关于去耦/旁路电容选型，最常见的指导意见是使用彼此相差一个数量级的三种电容值，即 10 µF、1 µF 和 100 nF。对于 ASIC 来说，这种做法可能没问题；但对于要求低 PDN 阻抗且不能出现谐振峰值的大型数字处理器，它很快就可能失效。这是因为这些谐振峰很容易超过目标阻抗值，从而在这些频率下产生强烈瞬态，干扰电力传输。

下图引用自 Eric Bogatin、Steve Sandler 和 Larry Smith 在Signal Integrity Journal 文章中的经典内容，说明了为什么对于需要高带宽供电的大型数字处理器来说，这种电容选择方式未必是最优的。

采用多个 MLCC 数值时的 PDN 阻抗。[来源：Signal Integrity Journal]

虽然增加更多电容能够降低 PDN 阻抗曲线，但若要将 PDN 阻抗峰值压低到目标阻抗以下，往往可能需要极其大量的电容。更好的方法，是将电容值分布得比传统设计指导中的那三种数值更分散一些。这样可以平滑 PDN 阻抗峰值，从而以更少的电容总数，就能将阻抗曲线维持在目标值以下。

误区 5：电容必须始终靠近 VDD/GND 引脚

对于采用四边引脚封装的小型处理器和 ASIC，这句话其实是对的，尤其是在没有使用电源/地平面对进行供电的情况下。但对于采用 BGA 封装的大型数字处理器来说，为了给封装内部区域的引脚供电，必须使用电源-地平面层对，因此不可能把所有电容都放在靠近电源和地引脚的位置。

当在采用 BGA 的设计中使用电源-地平面层对时，通过平面的路径电感远低于任何通过走线和过孔布线形成的连接电感。电源/地平面层对表现为一种分布式低电感结构，通常在 0.1 到 0.5 nH 范围内；而短走线加过孔的组合会引入 1 到 2 nH 的电感，更长的走线路径加多个过孔时则可能达到 5 到 10 nH 甚至更高。

下表列出了不同连接类型的示例电感值，以说明为什么基于平面的布线方式会改变电容的布局约束。

由于平面层对能够在去耦电容与处理器引脚之间存在横向距离时，依然保持较低的互连电感，因此即使电容放置在距离 BGA 区域数毫米之外，也仍然能够在瞬态事件期间有效提供电荷。真正起决定作用的约束并不是绝对距离上的“近不近”，而是电流路径的电感；而基于平面的供电方式，能够将这种电感维持在远低于走线连接所能达到的水平。

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