5 个电源完整性误区：交流篇

如果你觉得信号完整性和 EMI 已经充满了各种误区，那等你接触到电源完整性时就知道什么叫更“离谱”了。在电力电子和 PCB 设计中，电源完整性分为两个方面：我们之前已经在博客中讨论过直流电源完整性，现在该来看看交流电源完整性的五大常见误区了。下面我们直接开始！

误区 1：任何电源都能用

很多关于电源完整性的讨论完全忽略了电源稳压器的作用，并假设电源稳压器在理论上是完美的。实际上，半导体制造商为高速数字系统配套提供了专门设计的电源稳压器，以便在高速条件下稳定供电。用于高速数字电源轨的典型稳压模块通常具有两个重要特性：

• 它们是多相降压转换器
• 它们具有较高的控制环路带宽
• 它们具有较低的输出电感

第一点之所以重要，是因为多相设计能够在每相占空比较低的情况下实现更高的等效开关频率，从而降低输出端的开关噪声。关于这一点，我曾在另一篇博客中介绍过这个重要内容。

不过，对于高速数字设计来说，第二点更为关键，因为它决定了稳压器对输出端瞬态变化的响应速度，从而维持稳定的输出电压。第二点还意味着稳压器具有较低的输出阻抗，而且这种阻抗必须在很高的频率范围内都保持较低。综合这些因素，才能确保稳压器以及 PDN 的结构（包括离散电容和电源平面电容）在高速数字 I/O 开始切换时有效抑制电源轨上的纹波。

误区 2：单个电源层就足够了

有些设计确实可以只使用单个电源层，即便这个电源层被划分为多个电源轨也是如此。对于较小的数字处理器，即使其 BGA 封装的焊球数少于 1000 个，通常仍然需要多种供电电压。不过，可以将电源层分割为较大的多个电源轨，以便向处理器提供所需的全部功率。下面展示了一个示例，说明为大型 BGA 供电时，单层上可能存在的电源轨数量和多样性。

如果你试图在单个层上布置过多电源轨，这些电源轨最终可能会承载过大的电流。此时，你可能需要增加一个额外的电源层来承担高电流电源轨。

随着处理器规模增大，并且需要支持更多更高速的 I/O，可能就需要多个电源平面层，而且每一个电源层都必须配有自己的接地平面。这是为了提供足够的平面电容，使 PDN 阻抗保持在合适的目标值以下。对于大型数字处理器来说，在 100 MHz 到 1 GHz 范围内实现亚毫欧级 PDN 阻抗是常态。这类处理器包括大型 CPU，以及引脚数超过 1000 的大型 FPGA。

误区 3：低 Dk 介质有利于电源完整性

高速数字设计通常会使用 Dk 值在 3 到 4 之间的高级 FR4 材料。这些材料通常还具有较低的色散特性，结合较低的 Dk 值后，在高带宽通道中对信号完整性非常有利。然而，低 Dk 介质并不总是电源完整性的最佳选择。

并不是说低 Dk 材料对电源完整性“不好”，而是对于电源层—地层平面对来说，更高的 Dk 值有时反而是更好的选择。原因在于，在相同厚度下，更高 Dk 的介质能够提供更大的平面电容。这也是为什么在某些情况下，层叠结构会使用一种称为嵌入式电容材料（ECM）的专用材料。这类材料通常具有三个重要特性：

• 极小的层厚值
• 非常高的 Dk 值
• 比高级 FR4 材料更高的 Df 值

较高的 Df 值有助于抑制高频瞬态，而较高的 Dk 值和较薄的层厚则有助于提供可延伸至 GHz 范围的超高平面电容。超过这些频率后，处理器封装内部的 PDN 阻抗将开始主导，并决定芯片裸片凸点处看到的电源完整性。

• 在这篇文章中进一步了解 ECM

数据显示，当 PCB 叠层中使用更薄的 ECM 时，PDN 阻抗会降低。我们可以非常清楚地看到，通过使用更薄的 ECM 材料，1 GHz 附近的谐振行为显著减弱。[来源：DuPont]

误区 4：只需三种电容值

关于去耦/旁路电容选型，最常见的指导建议是使用三个彼此相差一个数量级的电容值，也就是 10 µF、1 µF 和 100 nF。对于 ASIC 来说，这样做可能没有问题，但对于要求低 PDN 阻抗且不能出现谐振峰值的大型数字处理器，这种方法很快就可能失效。原因在于，这些谐振峰值很容易超过目标阻抗值，从而在这些频率上产生强烈瞬态，干扰电源传输。

下面这张图来自 Eric Bogatin、Steve Sandler 和 Larry Smith 发表在Signal Integrity Journal 文章中的经典内容，它说明了为什么对于需要高带宽供电的大型数字处理器而言，这种电容选型方式未必是最优解。

使用多种 MLCC 容值时的 PDN 阻抗。[来源：Signal Integrity Journal]

虽然增加更多电容可以降低 PDN 阻抗曲线，但为了将 PDN 阻抗峰值压低到目标阻抗以下，可能需要非常大量的电容。更好的做法是，不要局限于经典设计指南中的那三种容值，而是进一步拉开和分散电容值范围。这样可以平滑 PDN 阻抗峰值，从而以更少的电容总数将阻抗曲线维持在目标值以下。

误区 5：电容必须始终靠近 VDD/GND 引脚

对于采用四边引脚封装的小型处理器和 ASIC 来说，这句话其实是对的，尤其是在没有使用电源/地平面对供电时更是如此。但对于采用 BGA 封装的大型数字处理器而言，为了把电源送到封装内部区域的引脚，必须使用电源—地平面对，因此不可能把所有电容都放在靠近电源和地引脚的位置。

当在采用 BGA 的设计中使用电源—地平面对时，经过平面的路径电感远低于任何通过走线和过孔连接的电感。电源/地平面对表现为一种分布式低电感结构，通常在 0.1 到 0.5 nH 范围内；而短走线加单个过孔的组合会引入 1 到 2 nH 的电感，更长且包含多个过孔的走线路径则可能达到 5 到 10 nH 甚至更高。

下表列出了不同连接类型的示例电感值，用于说明为什么基于平面的布线方式会改变元件放置约束。

由于平面对无论去耦电容与处理器引脚之间的横向距离有多远，都能保持较低的互连电感，因此即使电容放置在距离 BGA 焊球阵列数毫米之外的位置，也仍然能够在瞬态事件期间有效提供电荷。真正起决定作用的约束并不是绝对距离上的接近，而是电流路径的电感；而基于平面的供电方式能将这种电感维持在远低于走线连接所能达到的水平。

无论你需要构建可靠的电力电子系统还是先进的数字系统，都可以使用 Altium 完整的 PCB 设计功能和世界一流的 CAD 工具。Altium 提供全球领先的电子产品开发平台，集业界顶尖的 PCB 设计工具与跨学科协作功能于一体，专为先进设计团队打造。立即联系 Altium 专家！