在 PCB 上，去耦电容的位置何时会影响效果？

去耦电容的放置，是 PCB 布局中那种“一个简单规则被反复传播，却早已超出其实际适用条件”的典型话题之一。大家都很熟悉那条标准建议：把电容尽可能靠近电源引脚。设计人员会在数据手册、应用笔记、布局检查清单，甚至 AI 生成的示意图中反复看到这句话——这些图里电容常常像装饰边框一样围着每个 IC 排一圈。问题在于，这条建议把几种不同的 PDN 结构压缩成了一条规则，而这些结构的行为其实并不相同。

一旦明确了电容与负载之间的感性路径，放置决策就会容易得多。在某些板子上，哪怕只是把电容稍微移远一点，路径电感也会增加到足以让这个器件的效果明显变差。而在另一些板子上，尤其是电源层与地层间距很小的多层设计中，电容的具体位置可能就没那么敏感，因为平面本身提供了低电感电流路径。

关于去耦电容放置的背景

围绕去耦电容放置的“破除迷思”讨论，部分可追溯到Todd Hubing 博士的 IEEE 论文，该论文研究了带有内部电源层和地层的多层 PCB。论文考察了：在采用低电感平面对之后，单面板和双面板上熟悉的放置规则是否依然适用。其核心结论，也是至今仍引发讨论的一点是：当去耦电容连接到紧密间隔的平面（<10 mil）上时，只要电容没有放得离负载过远，测得的电源总线阻抗对电容放置位置可能几乎不敏感。

这个结论很有价值，但也很容易被过度泛化。Hubing 的结论并不是说电容位置永远不重要。关键在于，紧密间隔的平面对会改变电流路径中的主导电感，从而改变电容位置对 PDN 阻抗的影响强度。这与“所有板子都可以忽略电容放置位置”是完全不同的说法。

可在此阅读 Hubing 博士的论文：

• Hubing, Todd H., James L. Drewniak, Thomas P. Van Doren, and David M. Hockanson. "Power bus decoupling on multilayer printed circuit boards." IEEE Transactions on Electromagnetic Compatibility 37, no. 2 (2002): 155-166.

Hubing 等人的图表显示：在具有紧密间隔电源层和地层的多层板上，电容放置在不同位置时，其阻抗曲线基本重叠。

元件封装决定放置位置是否重要

“电容位置不重要”这种说法其实是过度概括；电容位置的重要性会因封装类型、PCB 叠层以及电容接入 PDN 的方式不同而有所差异。

以有引脚封装和 BGA 为例。对于四边扁平封装（QFP）或类似器件，电源引脚暴露在封装边缘附近，附近的电容通常可以通过短走线直接连接到这些引脚。在这种配置下，电容与负载之间的连线路径本身就构成了电源路径阻抗的一部分。

QFN/QFP 或类似封装的引脚暴露在元件边缘周围，因此可以通过走线直接连接。注意 GVDD 网络上的连接，这里采用了走线连接，因此单位长度上的路径电感较高。

这种布置能够将路径电感降到较低，因为电流回路保持紧凑，走线带来的贡献也较小。对于这类封装，通常的放置建议在工程上是合理的，因为这种引脚布局本来就是为了支持这种连接方式。当然，这些封装也可以使用电源平面，但对于仅有引脚外露的封装来说，通常并不一定非要使用平面。

大型 BGA 通常在封装内部区域集中分布着多个内部电源球和地球。没有人会从封装外部的电容单独拉走线，一路接到器件中心区域。除非把电容放在 BGA 背面，否则你就必须依赖电源层、地层以及连接到这些平面的过孔。

在大型 BGA 中，BGA 内部会有许多 PWR 和 GND 引脚集中在中心附近。粉色引脚 = PWR，蓝色引脚 = GND。上图示例为 i.MX 处理器。

对于大型 BGA，上述通过走线直接连接的方法是不可行的，因为电源和地引脚数量众多，并且埋在封装本体下方。因此，对于这种封装，你需要在内部层中建立平面连接，才能到达靠近封装中心的引脚。接下来问题就变成：是否采用紧密间隔的电源-地平面，因为这会影响路径电感。

路径电感

要判断放置位置是否重要，我们需要知道整条路径上的总电感。这个总路径电感包括：电容自身的 ESL、焊盘和过孔的安装电感，以及电容与器件引脚之间连线的布线电感。

我们可以把路径电感写成：

L(path) = ESL + L(mount) + L(trace or plane)

对走线电感，一个实用的数量级估算是大约 5 到 7 nH/inch；在典型 Dk = 4 的层压材料系统中，50 欧姆走线约为 7.5 nH/inch。这些数值已经足够大，因此哪怕只是适中的布线长度也会变得不可忽视。如果电容本身已经贡献了大约 3 到 3.5 nH 的安装电感，那么再增加明显的走线长度，就可能很快使电容与负载之间看到的总电感翻倍甚至增加到三倍。

那平面呢？一对平面具有扩展电感，通常用“每方块”的电感来表示。这是理解平面对电感影响的一种有用方式，因为总电感取决于电流扩展区域的长宽比以及平面间距。对于间距很小的平面，典型数值可在 100 pH/方块 这个量级。

BGA 封装中去耦电容与 IC 之间的电流路径。沿这一路径的电感称为扩展电感。

下面表格中，AMD 给出了某些平面扩展电感和平面电容（典型 FR4 Dk）数值。注意，4 mil 平面间距对应的 130 pH/方块，与 Bogatin 给出的经验值非常接近（32 pH/方块/mil，即 4 mil 介质厚度时为 128 pH/方块）。

先暂且不谈扩展电感，在大型 BGA 中通常都需要使用平面，因为这是访问封装内部大量电源和地引脚的最高效方式。至少也需要大面积铜皮灌注，其效果看起来与平面非常相似。正如下文将看到的，这两种方式提供的电感都远低于走线连接。

示例：平面连接 vs. 走线连接

这样我们就有了两种可比较的情况：一种是在有引脚封装中，通过走线连接到 PWR/GND 引脚；另一种是在 BGA 中，通过平面连接到 PWR/GND 引脚。一旦电容接入一对紧密间隔的电源层和地层，放置问题就发生了变化，因为此时是平面在电容与器件之间承载电流。在这种情况下，主导性的分布电感不再是长距离布设的走线，而是平面对中的扩展电感。

在这种尺度下，即使是板上相当大的区域，其贡献的电感也可能小于一段短得多的走线路径。一个简单的对比就能清楚说明这一点。假设某个电容距离负载 5 英寸：

• 如果采用宽走线连接，且走线电感仅按 5 nH/inch 计算，那么仅布线电感就有 25 nH
• 再加上大约 3 nH 的安装电感，总计约为 28 nH

现在再看同样 5 英寸的间距，假设电流通过一个 5 英寸 × 2 英寸的电源-地平面区域传播，也就是 2.5 个方块：

• 若按 100 pH/方块计算，扩展电感约为 250 pH，也就是 0.25 nH
• 再加上相同的 3 nH 安装电感，总计约为 3.25 nH

两种情况下物理距离完全相同，但连接方式却使总电感相差接近一个数量级。

这正是 Hubing 研究中那个“不那么为人熟知”的结论背后的背景。如果一个电容本身就有大约 3 nH 的安装电感，而平面路径只额外增加零点几纳亨，那么把电容在板上挪动位置，未必会显著改变总路径电感。在这种条件下，电容的精确位置就没有许多应用笔记或设计指南所暗示的那样敏感。

放置指导取决于连接方式

总结来说，去耦电容的最佳位置，是能够最小化电感（路径电感 + 安装电感）的位置。安装电感（ESL + 焊盘/过孔）与位置无关，而路径电感则可能高度依赖位置。结合上面对走线电感与扩展电感的讨论，应当很清楚：与采用平面或大面积电源铜皮布线相比，走线长度会更显著地提高电感。

在采用紧耦合电源层和地层的多层板中，较低的扩展电感会使电容位置变得不那么敏感，尤其是在 BGA 下方，使用平面接入本来就是最自然的实现方式。对于 QFN、QFP 以及类似的有引脚外露封装，设计人员通常可以通过短走线将电容直接连接在附近的 VDD 和 VSS 引脚之间。

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常见问题

去耦电容的放置是否总是需要尽可能靠近电源引脚？

不一定，这取决于器件封装。这个规则在某些布局中很有用，但并不适用于每一种 PDN 结构。这取决于电容与负载之间的感性路径。

为什么 BGA 通常需要通过平面连接去耦电容？

这是因为电源和接地引脚位于封装下方，通常靠近封装中心。无法通过附近电容直接用走线连接到这些引脚，因此平面和过孔就成为常用的连接方式。另一种方法是在 BGA 区域的背面放置去耦电容，并通过盘中孔（via-in-pad）连接到这些引脚。

去耦电容连接中的路径电感是什么？

路径电感是电容与负载之间的总电感。文中将其定义为电容的 ESL 加上安装电感，再加上来自走线或平面的布线电感。

紧密间距的平面会如何影响 PDN 阻抗？

间距较小的电源-地平面可以降低扩展电感，因此电容位置的敏感性会显著降低。紧密间距的电源平面和地平面还会形成一种有效的低电感电容，可在高频下为大型 IC 供电。