铜厚如何影响 UHDI PCB 的信号完整性？

Zachariah Peterson

| 已创建：五月 8, 2026 | 已更新：October 15, 2026

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我曾在视频和文章中讨论过，为什么更小的线宽和更小的间距需要使用更低的铜厚。主要原因在于，当基铜箔的厚度与导线宽度接近时，制造商无法将铜蚀刻到非常小的线宽和线距，例如 2 mil/50 微米。正因如此，HDI PCB 中使用的最小线宽和线距，其走线截面往往更接近方形长宽比，而不是较宽的梯形。这种情况在线路位于带状线层时尤为明显。

当铜膜更薄并对应更细的线宽时，线路阻抗会发生什么变化？尤其是，对于一定范围内的铜厚变化，线路阻抗会如何波动？这些问题非常重要，因为它们会影响你在传输线、天线、印刷 RF 电路，或任何需要依靠铜层维持阻抗控制的电路仿真中，能够接受多大的裕量。本文将探讨这些问题，并展示一些基于实际铜膜厚度波动所得到的线路阻抗变化数据。

UHDI 中的铜是什么样子

如上所述，UHDI 设计中的铜走线，其截面形状更接近方形，而不是典型的矩形或梯形。梯形截面是减成法蚀刻造成的；这是因为蚀刻液会持续侵蚀铜箔暴露表面。随着铜厚降低，蚀刻时间会缩短，从而减小走线的蚀刻因子，使其外形看起来更接近方形。

HDI 与 UHDI 的典型分界点在于是否需要采用加成法工艺；SAP or mSAP 是制造 UHDI 设计中 50 微米以下线宽所必需的工艺。采用加成法时，不存在蚀刻过程，沉积形成的铜会比蚀刻铜呈现出更接近方形的轮廓。下图展示了一个在味之素积层膜（ABF）上采用加成法沉积的带状线示例。这些走线沉积在 ABF 上，然后再覆盖一层粘结层，从而形成带状线。

这些走线的尺寸波动非常小，在左图所示走线上仅有几微米。对比其截面尺寸，水平和垂直方向大约都为 40 微米。再将这种波动与典型蚀刻走线进行比较，仅表面粗糙度本身就可能带来几微米的变化，而边缘均匀性和铜箔平整度也会产生类似的偏差。

从信号完整性的角度来看，这引出了两个重要问题：

铜厚变化会如何影响阻抗？
与 UHDI 中的薄铜膜相比，在标准铜厚条件下这些影响又有何不同？

研究大铜厚与小铜厚条件下对阻抗的影响

首先，我们来看看典型标准 PCB 叠层会发生什么。基铜通常为每平方英尺 0.5 oz 的铜箔，而外层通常会电镀到约每平方英尺 1.0 oz 的铜厚，以便制造通孔过孔。

在采用减成法蚀刻生产的 HDI 设计中，为了实现更小的线宽和间距，基铜可能从每平方英尺 0.25 oz 开始。然后可对孔进行选择性电镀，使微盲孔制造过程中不会影响适当的铜厚，而外层最终可处理到每平方英尺 0.5 oz 至 1.0 oz 之间。在采用加成法制造的 UHDI PCB 中，铜厚甚至可低至每平方英尺 1/8 oz。

PCB 构建类型	铜厚
标准构建（基铜箔）	0.5 oz/平方英尺，外层电镀至约 1.0 oz/平方英尺
HDI（减成法蚀刻）	基铜 0.25 oz/平方英尺，外层处理至 0.5–1.0 oz/平方英尺
UHDI（加成法）	最低可至 1/8 oz/平方英尺

我们可以使用 Altium Designer 中的 Layer Stack Manager，在保持相同线宽的前提下，计算围绕这些铜厚数值变化时的阻抗变化。这使我们能够提取出一条曲线，显示铜厚因自然工艺波动而变化时，阻抗是如何随之变化的。

结果

在进行多次仿真、保持线宽不变并改变铜厚之后，我们提取出了下方所示的曲线，分别对应目标阻抗为 50 欧姆的带状线和微带线。这些曲线总体呈现出随着铜厚略微增加、阻抗下降的趋势，这与我们对走线阻抗的直觉一致。然而，插值数据及其导数表明，当初始铜膜厚度更小时，走线阻抗变化会更大。

现在，将上图中的厚度变化与 ABF 上带状线的 SEM 图像中所见的厚度变化进行比较。仅仅由于加成沉积工艺中几微米的变化，对于一条 50 欧姆带状线，我们就可能看到 1.5–2 欧姆的阻抗波动。如果你的走线阻抗标准容差是 10%，那就意味着工艺波动已经吃掉了大约 30–40% 的允许裕量。

那么减成法蚀刻的板子呢？同样数量级的变化（几微米）也是带状线粗化铜表面中常见的情况。图表显示其阻抗变化较小（大约小 50%）。不过，在这种情况下，更重要的影响来自于趋肤效应增强所带来的损耗，而这在高频下也会引起其自身的阻抗变化。

这对信号完整性意味着什么

对于采用加成法制造的 UHDI 板，上述结果意味着，实际上你制成的 PCB 所能接受的阻抗容差只有 6–7%，而不是 10%。

几个百分点听起来似乎不多，那么它会如何影响信号完整性呢？本质上，这要求你在利用 S 参数曲线判断通道带宽时，增加你所接受的裕量。通常有一个事实上的 -10 dB S11 限值，超过这个限值时，我们一般认为阻抗偏离目标值过多。因此，你需要施加额外裕量，可能需要将最大损耗值设定得低至 -15 dB，以确保有足够的余量。

对于高带宽串行通道，或者串扰严重的高密度并行通道来说，每一点噪声裕量都很关键，而这些损耗会在实测结果或眼图仿真中体现出来。除了查看 S 参数可能波动的范围之外，目前仍缺乏足够成熟的设计方法来应对这种偏差；而这个范围可以通过仿真或在测试 coupon 上测量获得。

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关于作者

Zachariah Peterson拥有学术界和工业界广泛的技术背景。在从事PCB行业之前，他曾在波特兰州立大学任教。他的物理学硕士研究课题是化学吸附气体传感器，而应用物理学博士研究课题是随机激光理论和稳定性。他的科研背景涵盖纳米粒子激光器、电子和光电半导体器件、环境系统以及财务分析等领域。他的研究成果已发表在若干经同行评审的期刊和会议论文集上，他还为多家公司撰写过数百篇有关PCB设计的技术博客。Zachariah与PCB行业的其他公司合作提供设计和研究服务。他是IEEE光子学会和美国物理学会的成员。

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