为 NPU 供电：片上电源、外部 PMIC，还是混合方案？

你的常开型传感器节点现在配上了神经加速器，而第一版原型机却在推理进行到一半时发生了欠压复位。电池其实还有电，但供电轨撑不过推理突发。正如 Your MCU Got Smarter – Your Supply Chain Got Harder 中所说，部分最新配备 NPU 的 MCU 现在只要一两美元，这让原本可能只按相对平稳控制负载来设计的系统，也开始面临尖峰化、毫秒级的推理突发。 

在紧张功耗预算下，神经加速器首先是一个供电问题，其次才是算力问题。你基本上有三种选择：使用 MCU 片上稳压器、将核心电源轨转移到外部电源管理 IC（PMIC）、或者在混合架构中结合内部与外部供电。每种方案在器件数量、板面积、效率、电源轨控制和性能余量方面都有不同的权衡。

关键要点

• 推理会把工作集中到低电压核心电源轨上的毫秒级突发中，这些电压往往低于 1 V。单次推理能耗决定了 AI 会给整体能耗预算增加多少负担，而瞬态响应和源阻抗则决定电源轨能否稳住。 
• 实测的 NPU 与 CPU 对比结果表明，对于那些能高效映射到加速器上的工作负载，能耗可改善 8.9 倍到 143 倍。若模型太小、NPU 利用率过低，这种优势可能会消失。 
• 对于以板面积和 BOM 成本为优化目标的亚瓦级设计，片上稳压是起点，前提是内部稳压器能够支持所需电流、电源轨稳定性和时钟目标。 
• 外部 PMIC 适合需要转换效率、电流能力、电源轨控制或时序管理的多电源域设计或性能敏感型设计。在可充电系统中，它还可以集成电池充电和电量计量功能。
• 当某一两条电源轨需要外部稳压带来的效率或性能余量，而其余电源轨又不足以支撑全面外置 PMIC 架构所增加的板面积和成本时，混合供电方案就很合适。
• 高阻抗电源，如纽扣电池，可能会让推理突发演变成欠压掉电。应根据突发电荷需求、电池内阻和允许的电压跌落来确定本地储能容量，而不是只看峰值电流。

推理突发会考验电源轨

常开型设备通常会让低功耗传感路径保持唤醒，而主计算域等待触发。一旦触发，推理就会以突发形式运行。芯片厂商 Alif 的 关键词唤醒推理周期事件级拆解 将该负载分为唤醒尖峰、梅尔频率倒谱系数（MFCC）处理突发、NPU 突发，以及随后出现的尾电流。Alif 测得该负载在 NPU 上的表现为：单次推理耗时 6.8 ms、能耗 0.17 mJ；而仅用 CPU 时则为 137 ms 和 2.62 mJ。

一篇 2025 年的 使用外部仪器测量 Alif 芯片的独立预印本研究 发现，在四个受益于 NPU 卸载的模型上，单次推理能耗改善范围为 8.9 倍到 143 倍。 

在一个关键词唤醒示例中，NPU 运行期间的平均功率略高一些，但由于执行时间大幅缩短，这一差异被远远抵消。 

而在一个很小的 MNIST 手写数字分类模型上，NPU 利用率只有 5.1%，其能耗反而高于 CPU 路径，因为任务编排开销抵消了计算节省。对于小模型，CPU 可能反而更高效；如果 NPU 具有独立电源控制，固件就可以在负载真正值得加速之前让它保持关闭。

不同工作负载下实测的 NPU 能耗结果

NPU 效率高度依赖工作负载适配度和加速器利用率。

要理解这对电源轨意味着什么，可以看看 ST 的 STM32N6。它在标称模式下以 0.81 V 为核心供电，而 ST 的测量结果 显示，仅 VDDCORE 域在推理期间就达到 124 到 191 mW。该公司还为这条电源轨提供了 专用功耗测量套件。

公开的 MCU-NPU 功耗数据很少包含示波器级别的电流跃变速率或电源轨压降波形。快速负载阶跃是一个已知问题，但你的稳压器和去耦必须应对的瞬态究竟有多严重，取决于工作负载、板级设计、变换器和电源本身。请在实际硬件上、推理运行时测量 VDDCORE。

一旦你知道负载是什么样子，问题就变成了电能转换应发生在哪里：芯片内部、外部 PMIC，还是两者分担。

1. 使用 MCU 的片上稳压器

多年来，MCU 厂商一直在把更多电源路径集成到芯片内，而 NPU 这一代产品延续了这一趋势。ST 的 STM32U5 和 STM32N6 系列为其核心供电提供内部开关稳压，只需要少量外部电感和去耦元件。Infineon 的 PSOC Edge 则将芯片划分为高性能域和低功耗域。 

再往后看到 2027 年，Ambiq 表示其即将推出的 Atomiq110 将采用 12 nm 工艺实现的 Subthreshold Power Optimized Technology（SPOT）平台，并具备接近 300 mV 运行的超低功耗模式。 

NXP 的 i.MX RT700 让这种权衡表现得格外直观，因为它的评估套件（EVK）允许设计人员 在四种电源架构下评估同一处理器：完全集成外部 PMIC、完全片上供电、两者混合，以及不使用 PMIC 的分立方案。在 1.1 V 或更高的外部供电轨下，主核心可达到 325 MHz，感知核心可达到 250 MHz。使用内部低压差稳压器（LDO）时，这两个上限分别降至 250 MHz 和 205 MHz。该 EVK 默认采用外部 PMIC 配置。因此，在“自建还是外购”的决策中，电源轨数量只是部分因素，因为外部供电还能带来可测量的时钟余量，并可能提升转换效率。

片上稳压受限于电流和热余量、SoC 工艺本身的转换效率，以及它能够控制的电源轨数量。尽管如此，内部供电路径能最大限度减少外部器件和板面积，对许多亚瓦级设计来说，只要片上稳压器能够满足所需电流、电源轨稳定性和时钟目标，它就是更合适的选择。

2. 增加外部 PMIC

对于终端设备设计，外部 PMIC 可以提高转换效率，并增加 MCU 内部无法提供的电源轨控制、电流能力、上电时序以及其他功能。在可充电系统中，它还可以集成电池充电和电量计量。 

Nordic 的 nPM1300 展示了小型封装中可以集成多少电源管理功能。它集成了两个 200 mA 降压稳压器、两个可配置 LDO/负载开关、电池充电和电量计支持，封装尺寸约为 3 × 2.4 mm。它通过 I2C 配置，外部无源器件最少只需 5 个。

专用电源芯片相比构建在 MCU 逻辑工艺上的电路，往往能实现更高效的稳压。但这些收益必须足以抵消额外的板面积、器件数量和成本。

3. 使用混合供电

混合架构会保留 MCU 上的一部分电能转换，同时将最能从外部稳压中获益的电源轨移到芯片外。NXP 的 i.MX RT700 EVK 提供了一个很有参考价值的例子：其片上 DC-DC 转换器生成 VDDN，而外部稳压器则为 VDD1 和 VDD2 供电。当某一两条电源轨需要外部稳压带来的效率或性能余量，而其余电源轨又不足以支撑全面外置 PMIC 架构所增加的板面积和成本时，混合配置就很合适。 

外部电源轨的代价

最清晰的 BOM 对比方式，是在不同供电配置下使用同一颗处理器，而 NXP 的 i.MX RT700 正好提供了这一点。外部方案会在 BOM 中增加 PCA9422 及其无源器件，换来更大的时钟余量以及潜在更高的转换效率。片上方案则去掉这些条目，但会失去部分性能余量。今年目录价和现货价有时差异很大，因此请使用 Octopart 按你的预期采购量对两种供电方案分别报价。

关于 MCU 选型中的第二来源与认证问题，可参见 5 Suppliers Hold 80% of the MCU Market. Where's Your Second Source?

当电池成为瓶颈

纽扣电池在放电过程中，其内阻可能会从几欧姆上升到几十欧姆，因此如果推理突发直接由电池供电，就可能使转换器输入电压跌到所需工作电压以下。储能电容或小型超级电容可以在本地为这种突发供能。应根据突发的电荷需求、电池内阻以及允许的电压跌落来确定其容量，而不是仅仅依据峰值电流。 

TI 长期以来的 白皮书 SWRA349对相关计算进行了详细说明。应在电池处于最差荷电状态和工作温度下验证储能电容，因为此时源阻抗最高。对于设计裕量不足的方案来说，这一个元件就可能决定产品能否顺利出货。

先按功率等级选择，再在台架上验证

当需要选择电源架构时，应先从功率等级入手。对于经过优化、以最小板面积和 BOM 成本为目标的亚瓦级设计，通常会首先考虑使用片上稳压器。对于多电源域或对性能敏感的 SoC，则更有可能因效率提升、时序控制、电源轨控制或时钟余量等优势，而采用外部 PMIC 或混合供电方案。对于纽扣电池这类高阻抗电源，无论采用何种稳压器架构，都需要进行突发缓冲。 

无论你选择哪种架构，都应以两项测量结果作为决策依据。每次推理的能量消耗可以显示硬件加速是否改善了整体能耗预算。最坏情况下的电源轨瞬态则可以显示你的稳压器、电源和去耦网络是否能够支撑该工作负载。在最终定案之前，务必先在你自己的硬件上测量这两项指标。