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PCB阻焊层扩展 您应该使用什么阻焊层扩展值？ 1 min Blog 阻焊层可以封住PCB，并在表面层的铜上提供一层保护膜。阻焊层需要从表面层的着陆焊盘拉回，这样您可以有一个可供安装和焊接元件的表面。从顶层焊盘上移除阻焊层，应该会围绕焊盘边缘延伸一定距离，从而为您的元件创建NSMD或SMD焊盘。 应该将阻焊层扩展拉回多远，以防止装配缺陷并确保有足够的焊接区域？事实证明，随着越来越小的元件和更高密度的布局成为常态，阻焊层扩展会产生小的阻焊层碎片，这些碎片将留在表面层上。在某些时候，最小的可允许阻焊层碎片和所需的阻焊层扩展成为竞争性设计规则；您可能无法同时满足这两个规则。 平衡阻焊层扩展与碎片 周边焊盘尺寸与错位公差 这是应用正阻焊层扩展的主要原因，它会创建一个非阻焊层定义（NSMD）焊盘。这样做的理由与铜蚀刻过程有关；铜蚀刻是一种湿化学过程，具有比阻焊应用更高的精度。因此，为确保始终暴露整个焊盘区域，我们在焊盘周围应用了足够大的阻焊层扩展。 阻焊剂应用过程的精度较低，会造成错位问题，阻焊层与PCB布局中定义的位置不完全匹配。然而，如果阻焊层扩展足够大，它将补偿错位，焊盘仍然可以通过阻焊层完全可见。我见过的关于 阻焊层扩展的最小建议是在焊盘的所有侧面上增加3密耳，这将补偿大约2密耳的错位。 如果您的焊盘已经足够大，会怎么样？在该背景下，您可以证明使用较小的阻焊层扩展值是合理的。在这种情况下，如果您使用带有较大焊盘的较小扩展，仍然可以确保有足够大的暴露焊盘区域，即使存在一些错位问题。无论如何，您还必须考虑附近的焊盘/过孔之间是否需要设置焊接屏障。 最小焊料屏障尺寸 最小阻焊碎片尺寸将限制您可以应用于给定引线间距的阻焊层扩展开口。如果引线间距足够大，那么您始终可以应用较大的阻焊层扩展，而不必担心达到阻焊屏障限制。当引线间距变小时，或者当元件靠得很近时，您可能会违反最小阻焊碎片尺寸。在这种情况下，您需要决定是希望补偿错位还是确保始终存在一些阻焊屏障。在细间距元件方面，我更喜欢后者。 因为阻焊层网需要至少大约3密耳才能粘附到PCB基板表面，所以当焊盘间距为20密耳或更高时，您通常可以在焊盘周围适配最小的阻焊层扩展。如果您正在查看内部引线（例如BGA封装上的内部球），则应使用SMD焊盘并在焊盘和过孔之间放置小型屏障。 是否应该让制造厂决定？ 如果您只是设置综合的设计规则并应用0密耳或1密耳扩展以达到密度要求，则您的制造商可能会应用额外的扩展值。如果他们这样做，他们可能不会告诉您；您应该预料到晶圆厂可能会如此应用以克服阻焊层模板和表面层焊盘之间的错位。 我的首选是在大多数项目中将掩膜设为0密耳，原因有两个： 除非我处理的是非常高密度的布局，否则我们用于大多数元件的封装将具有足够大的焊盘，典型的错位量不会显着减少焊盘上的焊接面积。 我已经知道制造商会增加阻焊层的扩展，因为我与有限数量的制造商合作；我知道他们的制造过程，当他们向我发送 DFM报告时，我将有机会准确检查他们想要修改的内容。 第2点应该说明您应有一组首选制造/装配公司的原因，并且您应该了解他们的制造过程。我的公司有几个制造伙伴，我们专门用于中低批量的客户项目。我们知道他们的期望以及我们在初始DFM/DFA审查后可能收到的反馈。 如果您想真正将您的意图传达给制造商，请在您的制造图纸中明确说明您的意图。在 制造图纸中添加注释，说明制造商有权在一定范围内（可能是+/-3密耳）修改阻焊剂开口。另一种选择是在阻焊层扩展上设置一个指定的公差，然后指定一个最小碎片宽度。请注意，如果您的要求过高，他们可能会将电路板退还给您，此时您可能需要放宽容忍度要求。 阅读文章
在PCB布线中使用电磁求解器进行寄生提取 在PCB布线中使用电磁求解器进行寄生提取 1 min Blog PCB设计 Simulation Engineers Electrical Engineers PCB设计 PCB设计 Simulation Engineers Simulation Engineers Electrical Engineers Electrical Engineers 寄生提取：集成电路设计社区必须每天都要处理这个任务，特别是当门特征尺寸缩小到约350纳米以下且芯片以高切换速度运行时。PCB社区也必须处理这个概念，以便更好地设计电源传递网络、具有精确阻抗的互连以及正确量化串扰和耦合机制。有许多第三方应用程序可以用来从您的布局中提取特定几何形状的寄生元件，但这些工具的结果对于大多数设计软件来说是不切实际的。 为什么要担心PCB中的寄生元件，以及我们如何在设计过程中处理这些问题？有意和无意的寄生元件完全负责PCB中的信号和电源行为。当您计算阻抗时，您实际上是在计算两个重要的寄生元件，并且您正在使用这些作为布线引擎的一部分。您还可以使用这些值来进行诸如串扰预测、涉及瞬态和振铃的电源模拟，甚至是将ESD脉冲耦合到暴露的走线中。 为您的走线进行寄生提取 您创建的PCB堆叠将部分决定影响您的导体的寄生参数。实际上，您不需要复杂的场求解器就能确定PCB布局中特定走线周围出现的寄生参数。您在PCB布局中放置的走线将具有一些自然的寄生电容和电感，这决定了它们的阻抗。然而，如果您将一些铜靠近一条走线，将会有一些额外的互相电容和电感，这将修改走线的阻抗。实际上，使用阻抗计算工具以及文献中的一些分析公式或场求解器工具（如Ansys、COMSOL等）就可以确定这些寄生值。 对于PCB上的单条走线（无论其宽度如何），您可以通过两种方法获得寄生电容和电感： 直接计算，需要场求解器或一些在期刊文章中找到的复杂分析公式 通过比较计算，这涉及将无寄生阻抗计算与耦合走线阻抗计算进行比较 第一点，直接计算，非常强大，需要一些昂贵的软件。您也可以在文献中找到特定结构的公式，但这些通常是涉及潜在数十个参数的非常复杂的公式。不同结构的互耦合公式也很少有普遍性。 第二点，通过比较确定，实际上相对简单，如果你有公式可用，它仅仅是比较不同计算器得出的阻抗值的问题。这基本上是我在之前关于铜箔与50欧姆阻抗微带线/带状线之间的间隙的文章中所做的；通过 比较特定宽度的阻抗值，可以确定寄生效应何时对阻抗产生明显影响。 在接下来的部分，我将采取类似的方法，但我将使用Altium Designer中的场求解器来生成结果。使用单端迹线阻抗计算的结果，然后将这些与其他迹线阻抗计算结果进行比较，你可以通过一些简单的公式快速提取寄生参数的值。 方法 这里的方法很简单，依赖于比较孤立迹线的阻抗计算与带有寄生元件的迹线的阻抗计算。通过这种方式，你可以计算出寄生元件的值，这些寄生元件仅仅是互相电容和互感。注意，在这个例子中，我们使用的是无损耗阻抗，因为这是Altium Designer返回的值。然而，它确实可以为你提供直到GHz频率的寄生参数非常准确的估计。 请注意，任何计算器应用程序（例如我在其他一些博客中创建的计算器）或在Altium Designer中的层堆栈管理器只会返回 L或 L p。由于分子是传播常数，我们现在有2个方程和2个未知数，因此可以解决该系统以获得寄生参数。这个模型是从电报方程推导出来的，假设一个平面或接近线路的轨迹，其中附近的导体保持静止。 阅读文章
PCB设计求职面试指南 PCB设计面试问题：新工程师指南 1 min Interviews PCB设计 Electrical Engineers Engineering Managers +1 PCB设计 PCB设计 Electrical Engineers Electrical Engineers Engineering Managers Engineering Managers 硬件初创公司/电子原型商 硬件初创公司/电子原型商 新手PCB设计师：以下是您在首轮求职面试中将面临的问题。如果您希望给面试官留下深刻印象，请遵循以下技巧。 阅读文章
差分对阻抗：使用计算器设计PCB 差分对阻抗：使用计算器设计PCB 1 min Blog 我在高中时上过各种各样的计算机课程，并且始终有一个疑问，那就是为什么以太网电缆中的导体要相互缠绕在一起？我不知道原来这是一种简单的设计方法，可以确保信号在不互相干扰的情况下抵达目的地。有时，复杂问题的最佳解决方案实际上也是最简单的解决方案。 差分对布线不只局限于以太网线缆；它也是高速PCB中的关键布线和设计技术之一。电路板设计人员通常从单端走线而不是差分对走线的角度来讨论传输线阻抗，但是清楚地理解和计算差分对阻抗对于确保整个电路板的受控阻抗至关重要。电抗、电感和阻抗等因素通常可以归结为一个简单的解决方案。 差分阻抗何时起到重要作用？ 高速/高频PCB中的阻抗失配会严重破坏信号。当单端走线中存在明显的阻抗失配时，会出现诸如由于产生信号共振而导致的振铃之类的问题。这同样适用于不同的对；但与具有高输入阻抗的负载相连的端接对是个例外（例如，LVDS）。就像单端阻抗一样，当走线表现为差分传输线时，差分对阻抗具有重要意义，具体取决于给定走线上的传输延迟。 在信号上升时间非常短的情况下，差分对阻抗应与源和负载元器件匹配。除非走线与其上游和下游元器件之间的失配很严重，否则通常不需要进行阻抗匹配。您需要通过查看 信号标准所允许的阻抗失配来确定临界长度，当超过该临界长度时，需要执行阻抗匹配。对于数字信号，这一有效长度可以转换回上升时间；对于模拟信号，可以转换成该对长度的一部分波长。 如果信号上升时间少于沿走线的往返传输延迟的两倍，则应将走线视为传输线。如果您想要保守一点，那么当带宽扩展到GHz范围内时，应始终在高速和高频PCB中进行阻抗匹配，这是因为信号波长/传播延迟长度将在几厘米的数量级上。如果走线的传输延迟大于上升时间或振荡周期界定的临界往返传输延迟的10％，那么将走线视为传输线是一种更加保守的行业标准规则。在不确定的情况下，匹配阻抗以防止信号反射问题的做法更为安全。 差分对中的耦合，可以决定差分阻抗。 对于差分对阻抗，通过一些简单的公式，可以仅使用特征阻抗和耦合强度来估算差分对的阻抗（未连接任何负载时）。 与Ben Jordan一起观看此次网络研讨会， 以了解有关计算的更多信息，并查看用于差分微带线的简单公式。 对于数字信号和宽带模拟信号，在计算差分阻抗时，需要考虑到信号的频谱。对于数学家来说，数字信号中的频率内容可以表示为模拟频率的总和，并且由于 电介质中的色散，数字信号的每个模拟部分的介电常数都将略有不同。这意味着搭载数字信号的差分对中的耦合会在数字信号或宽带模拟信号的整个频谱范围内变化。 这些事实使差分对阻抗和单端走线阻抗的计算变得相当困难，除非您拥有一个定义电介质中色散的模型。如果您不喜欢求解耦合型偏微分方程组（参见Telegrapher的方程式），那么正确的差分阻抗计算器可以帮助您确定用于所需差分阻抗值的正确走线宽度、间距和与参考面的距离。 差分阻抗计算器 与多个差分阻抗计算器一起使用时，需要事先知道走线的介电常数。这需要用到另一个根据您的特定几何形状定制的阻抗计算器，或者您需要手动计算出PCB基板中每个频率的介电常数。获得介电常数并选择走线排列后，就可以开始运行计算以确定正确的几何形状了。您可以使用几何参数，直到达到所需的阻抗水平，或者可以约束几何形状，并将计算出的阻抗值用于PCB中的阻抗匹配。 大多数计算器返回的差分阻抗值等于每条走线的阻抗之和（包括耦合造成的阻抗）。将该值除以2可以得到每条走线的奇模阻抗值。在极限情况下，将走线之间的间距设置为非常大的值会导致走线的阻抗收敛到具有相同几何形状的单端走线的特征阻抗。 许多在线差分阻抗计算器的一个缺点是它们不允许您将阻抗作为频率的函数来计算。一些RF计算器仅在特定频率（通常为2.4 GHz）上执行计算，否则它们会要求您必须指定您选择的单个频率。差分对阻抗及其S参数与频率有关，这是由于色散（如上所述）以及负载分量对中等长度走线中的输入阻抗的影响所致。我在网上看到的所有差分对阻抗计算器都没有考虑到这些事实。他们只是简单地计算隔离差分对的阻抗。 阅读文章
PCB设计基础知识 面向新设计人员的PCB设计基础知识 1 min Blog PCB设计 Electrical Engineers PCB设计 PCB设计 Electrical Engineers Electrical Engineers 新设计师应遵循本指南，以帮助他们开始新项目。 阅读文章
PCB设计输出文件 PCB设计输出和制造文件概览 1 min Blog PCB设计 PCB设计 PCB设计 确保您知道制造商和装配商需要哪些PCB设计输出文件，以确保其能够构建您的PCBA。 阅读文章
HDI PCB设计和HDI PCB制造过程 什么是HDI？设计基础知识和HDI PCB制造过程 1 min Blog 了解HDI PCB板设计的设计基础知识。在规划HDI PCB制造过程时，您可以使用Altium Designer准备精确的设计和可交付成果。 阅读文章