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高功率设计的PCB迹线宽度与电流的关系表 高功率设计的PCB走线宽度与电流的关系表 1 min Blog PCB 设计工程师 电气工程师 PCB 设计工程师 PCB 设计工程师 电气工程师 电气工程师 铜是一种具有高熔点的强导体，但您仍应尽力保持低温。在这里，您需要正确调整电源导轨宽度，使温度保持在一定限值内。不过，这时您需要考虑在给定走线中流动的电流。使用电源轨、高压元件和电路板的其他对热敏感的部分时，您可以使用PCB走线宽度与电流表来确定您需要在布局中使用的电源走线宽度。 另一种选择是使用基于IPC-2152或IPC-2221标准的计算器。有必要学会如何阅读IPC标准中的等效走线宽度与电流图表，因为PCB走线宽度与电流表并不总是全面的。我们将在本文中回顾您需要的资源。 在高电流设计中保持低温 在PCB设计和布线方面经常出现的一个难题是，确定在给定电流值的情况下将设备的温度保持在一定限度内所需的推荐电源线宽度，或相反。典型的操作目标是将电路板中的导体温升保持在10-20°C以内。高电流设计的目标是确定走线宽度和铜重量的大小，以便将温升保持在所需工作电流的某个限制范围内。 IPC制定了与适当方法相关的标准，以针对特定输入电流测试和计算PCB走线的温升。这些标准是IPC-2221和IPC-2152，包含有关这些主题的大量信息。显然，这些标准非常广泛，大多数设计人员没有时间解析所有数据以确定走线宽度与电流表的关系。值得庆幸的是，我们整理了一些资源来帮助您将电流与温升联系起来： 走线宽度与电流表 （参见下文） 用于跟踪温度上升的 IPC-2221计算器 用于跟踪温度上升的 IPC-2152计算器 下面的视频概述了相关的IPC标准，并解释了它们在预测能力和适用性方面的差异。该视频还提供了一些用于计算电流限制或给定输入电流的预期走线温度升高的资源。 PCB走线宽度与电流表 IPC 2152标准是确定走线和过孔大小时的起点。这些标准中指定的公式可直接用于计算给定温升的电流限制，但它们并未考虑受控阻抗布线。也就是说，在确定PCB走线宽度/横截面积时，使用PCB走线宽度与电流表对比是一个很好的起点。这使您可以有效地确定走线中允许电流的上限，然后您可以使用它来调整走线大小以进行受控阻抗布线。 当电路板在大电流下运行，温升达到非常大的值时，基板的电气性能会在高温下表现出相应的变化。基板的电气和机械性能会随温度变化，如果长时间在高温下运行，电路板会变色和变弱。这就是我认识的设计师会调整走线尺寸以使温升保持在10°C以内的原因之一。这样做的另一个原因是为了适应广泛的环境温度范围，而不是考虑特定的工作温度。 下面的PCB电源走线宽度与电流表显示了一些走线宽度和相应的电流值，它们将在1 oz./sq. ft.铜重量时将温度上升限制在10°C。这应该可以让您大致了解如何调整PCB中的走线尺寸。 电流（A） 阅读文章
PDN阻抗分析和建模：从原理图到PCB布局 PDN阻抗分析和建模：从原理图到PCB布局 1 min Blog 我们在这里讲了很多关于信号完整性的内容，但信号完整性其实与电源完整性密切相关。这不仅仅是减少电源/调压器的开关噪声或纹波的问题。在某些设计中，PCB中的PDN阻抗会对您的设计造成不利影响，从而导致电路板中的元件由于电源问题而无法按照设计工作。 这时，了解一些用于PDN阻抗分析的基本模型将起到一定的帮助作用。如果您可以为PDN阻抗建立一些合理准确的模型，则您可以为元件设计适当的去耦网络，以将PDN的阻抗保持在可接受的范围内。 为什么要进行PDN阻抗分析？ 高速和高频PCB设计人员通过阅读本文即可知道答案。但是，随着技术要求的不断提高，无论是否情愿，我们所有人都将成为高速和高频PCB设计人员，因此了解PDN阻抗如何影响PCB中信号的行为就变得非常重要。不幸的是，我们在信息整合方面做得并不够好。因此，我很高兴在这里为大家做一个总结。 简而言之，您的PDN阻抗会影响电路的以下几个方面： 电源总线噪声。 由于PCB中的瞬态电流而产生的电压纹波。请注意，由于PDN阻抗是频率的函数，因此开关引起的电压纹波也将是频率的函数。请注意，无论调压器输出中的噪声水平如何，都会产生这些电压瞬变。 电源总线噪声中的阻尼。 在某些情况下，电源总线上的任何纹波都可能显示为振铃（即，阻尼不足的瞬态振荡）。如果去耦电容器的尺寸不正确，或者在去耦网络中没有考虑到去耦电容器的自谐振频率，就会出现这个问题。 所需的去耦水平。过去，由于电容器自谐振频率（~100 MHz）相对较低，因此使用TTL和更快的逻辑系列并不足以确保PCB中实现去耦。因此，设计人员使用层间电容来提供足够的电容，以确保实现去耦。市场上已推出更新款的具有GHz自谐振频率的电容器，它们足以在高速/高频PCB中实现去耦。 回流路径。您的回流电流将遵循最小电阻路径（针对直流电流）或最小电抗路径（针对交流电流）。接地网络中的阻抗会在空间中变化，并且部分取决于信号轨迹与PDN之间的寄生耦合。 电阻压降。由于构成PDN的导体的固有电阻，供电和回流电流的直流电部分将会遭受一定的损耗。下图显示了PDN分析结果示例，说明了特定信号轨迹以下的回流电流和同一接地层中的直流电流。 定时抖动。由于信号的传播时间有限，因此从去耦电容器和调压器产生的电流将需要一些时间才能到达开关元件。当这些信号到达元件时，它们会干扰输出信号，从而有效地在信号的上升时间中产生一些抖动。通常，由于电源轨噪声引起的定时抖动会随着噪声强度以及调压器与元件之间的长度而增加。在长电源轨上，这可能会导致定时抖动达到几百纳秒，从而使数据去同步并提高误码率。 注意此PDN分析仪输出中的信号轨迹 PDN阻抗分析的简化模型 您可以直接从原理图为PDN的阻抗谱及其瞬态响应建模，但前提是您必须考虑到PDN中的寄生效应。在下面的模型中，您会注意到若干电路元素，但是此模型仅包含两个实际元件。第一个是您的电源/调压器，它具有一定的指定输出阻抗Z（输出），并且通常属于RL串联。第二个是去耦电容器，其理想电容为Cc1。其余的电路元素属于寄生元素。Rs和Ls值分别用于固有导体电阻和寄生电源层电感的建模。Rp、Lp和Cp元件代表了电源和接地层之间的寄生耦合（即，层间电容）。 PDN阻抗分析的简化模型。图片来源： nwengineeringllc.com 在分析此模型之前，您需要确定或估计模型中各个元素的值。去耦电容器的值很容易处理；只需从数据表单中获取所需电容器的值即可。层间电容也很容易粗略估算；只需使用载板的介电常数、重叠的接地/电源层面积以及它们在叠层中的距离，即可得到层间电容Cp。剩余的R值可以使用预期的导线尺寸计算。L值需要根据电路各部分的近似回路电感来估算；这些值通常在pH到几个nH之间。 阅读文章
您应该为数字集成电路使用什么尺寸的去耦电容？ 解耦电容计算：您应该为数字IC使用什么尺寸？ 1 min Blog 这些去耦电容的尺寸选得合适吗？ 在PCB设计指南中，包括高速数字设计“大师”们经常提到的一点是，需要找到合适的去耦电容尺寸。这有时候是在没有完全理解这些电容在PDN中应该做什么，以及它们在确保电源完整性方面的作用的情况下被提及的。我还看到许多应用说明书默认使用几十年前的指南，即在数字集成电路的电源和地脚之间放置三个电容（通常是1 nF、10 nF和100 nF，或类似这样的配置）。在过去，这可能是足够的；快速数字组件中出现的电源完整性问题并不足以干扰核心电压，所以三个电容完成的工作还算不错。 今天的快速集成电路具有多个输出和低核心电压（低至1.0V），与昔日的较慢组件相比，它们有着更严格的噪声限制。更严格的噪声限制意味着需要更精确的去耦。既然如此，任何与当今相当强大的MCU和许多其他数字组件打交道的设计师都需要知道如何正确地选择去耦电容的大小。那么，最佳的做法是什么呢？一般来说，有两种方法可以做到这一点。让我们来看看这两种方法，了解如何计算去耦电容的值，以及为什么旧有的三个去耦电容的神话在现代高速数字设计中不再适用。 理解等效电容模型 在我们开始确定数字设计所需的去耦电容大小之前，你需要了解电容器的基本电路模型。尽管我们很希望认为电容器的行为完全符合理论，但实际情况并非如此。所有的电容器在引线上都有一定的电感，这定义了它们的阻抗谱，这种阻抗谱是以串联RLC网络经验模型来表示的： 用于模拟电容器的等效RLC电路 在这个模型中，ESR 和 ESL 分别是等效串联电阻和等效串联电感。C 的值可以按照元件数据表中引用的电容量来取。最后，R 的值考虑了构成电容器的电介质的电导。这解释了任何电容器在充电后从其电路中移除时发生的瞬态泄漏。这个值通常足够大，可以忽略。 在这个模型中（忽略 R），值 (ESR/(2*ESL)) 是等效电路的阻尼常数，假设连接到电路两端的负载为 0 阅读文章
电源模块的处理方法 电源模块的处理方法 1 min Webinars 此次课题主讲电源设计。电源是整个项目的基石，电源的稳不稳定可以决定整个系统的可靠性问题。所以需要对每一个项目的电源进行严谨的处理。说到电源，我们见到最多的就是开关电源或者LDO，这些电源中涉及到爬电问题、干扰问题等。通过下面的快充主板讲解，帮助大家能更好的理解电源模块的处理方法。 阅读文章
1:43:49 电源模块的处理方法 1 min Webinars 阅读文章
1:4:17 举重若轻，玩转Altium Designer 18 1 min Webinars 阅读文章
PCB中的接地反弹以及信号完整性中的接地反弹 接地反弹减少技术可最大限度地减少信号完整性问题 1 min Blog 电气工程师 电气工程师 电气工程师 与我父亲学生时代在篮球队中生龙活虎不同，我在试训时几乎无法将球拍起。不言而喻，一切还没开始便已结束。在成为NBA职业球员的梦想破灭后，我发现了自己对武术的热情。我从来没有真正掌握篮球技术，但在武术中，至少我可以用脚掌弹跳起来迎击对手。 不会拍球无足轻重。然而，不了解电子设备中的接地反弹可能会给您的电路带来很大的难题。要成为一名出色的PCB布局工程师，了解接地反弹对电路和信号完整性的影响很有必要。通过考虑接地反弹降低技术，您可以最大限度地减少设计中PCB信号完整性中的接地反弹。 什么是接地反弹？ 要了解接地反弹，您需要深入了解构成集成电路（IC）核心的休眠晶体管和接地引脚方面的基础知识。下图显示的是CMOS缓冲电路，该电路构成了微控制器和随机存取存储器（RAM）等IC中的典型I/O。 PCB中的接地反弹噪声是一个难以测量的问题，它对电源门控和信号完整性的影响与PCB中的迹线阻抗和PDN阻抗有关。在大多数高速设计中，驱动器电路的输出引脚通常连接到具有一些输入电容的负载。当输出引脚判断为逻辑电路“1”时，负载处的寄生电容被完全充电至VCC。当输出缓冲电路关闭至逻辑“0”时，电容负载放电，向驱动器提供浪涌电流；这种快速电流会流过驱动器的接地引脚。 在理想情况下，IC封装和电路板的接地电压保持一致。不过，在实际设计中，由于PDN中的接合线、引线框架和寄生电感，管芯接地和电路板接地之间存在一些寄生电感。来自这些元素的总封装电感可以建模为一组串联的电感器，如上图所示。 当电流冲过接合线/引线框架/PDN上的 电感时，管芯接地和电路板接地之间会产生反电动势。这会导致管芯接地和电路板接地在瞬间处于不同电压电平的现象，从而导致接地反弹噪声。然后，由于这些元件的直流电阻和IC封装/管芯中的寄生效应，这种积累会被抑制。更好地准确理解这如何影响信号行为，有助于理解这种寄生效应和迹线的排列形成了具有某些定义的阻抗和谐振频率的等效RLC电路。 PCB中的接地反弹如何影响电路和信号 当PCB中的接地反弹最小时，可能不会对管芯接地或信号行为造成任何干扰。它仍然会发生，但可能足够小以至于注意不到。不过，当接地反弹产生的反电动势较大时，尤其是同时切换多个输出时，器件的接地电平会上升到可能影响IC上其他引脚组的电平。 观察将驱动元件连接到电容负载的迹线时，您将发现迹线电感和电容也会影响接地反弹对信号的影响。请记住，由于其寄生电容和电感，所有迹线都具有一定的阻抗。由于真实迹线具有这些寄生效应，因此需要将其包含在由迹线、驱动器接地引脚处的电感以及负载电容形成的集总RLC网络中。 管芯上的电平位移 例如，遇到接地反弹的微控制器的接地电位可能会发生变化，使电源轨和接地之间测得的电压比没有接地反弹的情况高1.5V。换句话说，电源轨和管芯接地之间的电位差将比电源轨和电路板接地之间测得的电位高1.5V。说明这一点的另一种方式是，管芯接地和PCB接地平面之间存在瞬时1.5 V电位（即，在驱动器接地引脚上测量的值）。 在此示例中，连接到微控制器、工作电压为3.3 V的逻辑IC可能会将逻辑“0”信号解释为“1”，因为由于器件接地的电位电平发生偏移，它正在接收1.5 V逻辑“低”信号。继续此示例，遇到接地反弹的器件也可能误读来自其他元件的输入，因为输入电压电平是相对于管芯接地而言的。例如，逻辑“高” 信号可能会被误解为“低”，因为由于管芯接地电压升高，输入引脚上的电压为1.8 V，而不是3.3 V。该值低于2.31 阅读文章