信号完整性

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What is Signal Integrity? PCB Design Fundamentals xSignals in Altium Signal Integrity Stimulus Design Rules Basics of Signal Integrity Analysis

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PCB中的接地反弹以及信号完整性中的接地反弹

接地反弹减少技术可最大限度地减少信号完整性问题 1 min Blog Electrical Engineers

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Electrical Engineers 与我父亲学生时代在篮球队中生龙活虎不同，我在试训时几乎无法将球拍起。不言而喻，一切还没开始便已结束。在成为NBA职业球员的梦想破灭后，我发现了自己对武术的热情。我从来没有真正掌握篮球技术，但在武术中，至少我可以用脚掌弹跳起来迎击对手。不会拍球无足轻重。然而，不了解电子设备中的接地反弹可能会给您的电路带来很大的难题。要成为一名出色的PCB布局工程师，了解接地反弹对电路和信号完整性的影响很有必要。通过考虑接地反弹降低技术，您可以最大限度地减少设计中PCB信号完整性中的接地反弹。什么是接地反弹？要了解接地反弹，您需要深入了解构成集成电路（IC）核心的休眠晶体管和接地引脚方面的基础知识。下图显示的是CMOS缓冲电路，该电路构成了微控制器和随机存取存储器（RAM）等IC中的典型I/O。 PCB中的接地反弹噪声是一个难以测量的问题，它对电源门控和信号完整性的影响与PCB中的迹线阻抗和PDN阻抗有关。在大多数高速设计中，驱动器电路的输出引脚通常连接到具有一些输入电容的负载。当输出引脚判断为逻辑电路“1”时，负载处的寄生电容被完全充电至VCC。当输出缓冲电路关闭至逻辑“0”时，电容负载放电，向驱动器提供浪涌电流；这种快速电流会流过驱动器的接地引脚。在理想情况下，IC封装和电路板的接地电压保持一致。不过，在实际设计中，由于PDN中的接合线、引线框架和寄生电感，管芯接地和电路板接地之间存在一些寄生电感。来自这些元素的总封装电感可以建模为一组串联的电感器，如上图所示。当电流冲过接合线/引线框架/PDN上的电感时，管芯接地和电路板接地之间会产生反电动势。这会导致管芯接地和电路板接地在瞬间处于不同电压电平的现象，从而导致接地反弹噪声。然后，由于这些元件的直流电阻和IC封装/管芯中的寄生效应，这种积累会被抑制。更好地准确理解这如何影响信号行为，有助于理解这种寄生效应和迹线的排列形成了具有某些定义的阻抗和谐振频率的等效RLC电路。 PCB中的接地反弹如何影响电路和信号当PCB中的接地反弹最小时，可能不会对管芯接地或信号行为造成任何干扰。它仍然会发生，但可能足够小以至于注意不到。不过，当接地反弹产生的反电动势较大时，尤其是同时切换多个输出时，器件的接地电平会上升到可能影响IC上其他引脚组的电平。观察将驱动元件连接到电容负载的迹线时，您将发现迹线电感和电容也会影响接地反弹对信号的影响。请记住，由于其寄生电容和电感，所有迹线都具有一定的阻抗。由于真实迹线具有这些寄生效应，因此需要将其包含在由迹线、驱动器接地引脚处的电感以及负载电容形成的集总RLC网络中。管芯上的电平位移例如，遇到接地反弹的微控制器的接地电位可能会发生变化，使电源轨和接地之间测得的电压比没有接地反弹的情况高1.5V。换句话说，电源轨和管芯接地之间的电位差将比电源轨和电路板接地之间测得的电位高1.5V。说明这一点的另一种方式是，管芯接地和PCB接地平面之间存在瞬时1.5 V电位（即，在驱动器接地引脚上测量的值）。在此示例中，连接到微控制器、工作电压为3.3 V的逻辑IC可能会将逻辑“0”信号解释为“1”，因为由于器件接地的电位电平发生偏移，它正在接收1.5 V逻辑“低”信号。继续此示例，遇到接地反弹的器件也可能误读来自其他元件的输入，因为输入电压电平是相对于管芯接地而言的。例如，逻辑“高” 信号可能会被误解为“低”，因为由于管芯接地电压升高，输入引脚上的电压为1.8 V，而不是3.3 V。该值低于2.31

如何在您的高速设计过程中采用信号完整性分析

如何在您的高速设计过程中采用信号完整性分析 1 min Thought Leadership 随着我们的设计变得更加复杂，信号完整性问题的风险也在增加。在设计过程中采用信号完整性仿真可以降低风险并节省资源。阅读以了解更多。信号在现实中的运作方式往往与大学里教授的理论应用大相径庭，因此，从理论到实际应用的转变往往会导致不可预测的结果。信号可能会以多种方式受到干扰，包括损耗、串扰效应、反射、皮肤效应以及许多其他扰动。这些信号干扰可能会导致严重的后果，这些后果往往伴随着成本，但我们如何从一开始就避免这些问题呢？什么是风险？信号失真的风险和后果因其原因而异。例如，让我们来看看反射问题。信号从发射器发送到接收器，但在接收器的引脚处观察到一些能量溢出，如下图1所示。图1 - 从接收器的引脚观察到的能量溢出在观察这种效应时，我们可以看到信号的各种失真，如过冲可能会烧毁芯片，或者欠冲可能会导致设备切换两次。在这种情况下，我们还应该注意到回响，这也可能再次切换设备。在这两种情况下，风险都很高，包括：原型和重新设计的额外成本。当产品上市时，系统无法正常工作。客户退货时的修理或更换。那么，您可以做些什么来避免设计中的信号完整性问题呢？如果有一种方法可以在早期开发中分析信号完整性，而不需要物理原型，那又会怎样呢？在Altium Designer^®中进行信号完整性分析 Altium包括一个信号完整性分析工具，可以帮助您检测电路板上信号的扰动和失真。这在设计过程的早期检测信号问题时非常有帮助，让您在进行布局时能够做出更好的决策。当电路板完成，布线和所有铜区域都就绪后，就可以利用后布局分析来查看信号的真实扰动。降低信号完整性分析的风险随着我们的设计变得越来越复杂，设计内部信号干扰的危险也在增加。借助Altium中的信号完整性仿真，可以轻松成功地导航您的高速应用程序的复杂性。有兴趣了解更多关于将信号完整性仿真工具纳入您的设计流程的信息吗？立即下载免费白皮书在您的高速设计过程中采用信号完整性。

如何自动化您的高速设计流程

如何自动化您的高速设计流程 1 min Thought Leadership 在电子表格中跟踪每个网段的长度、通孔深度或引脚长度可能是一项繁重的任务。了解如何通过Altium Designer^®中的新技术自动化您的高速设计流程。高速设计是电气工程师可以承担的最具挑战性的任务之一。许多因素可能影响高速信号的响应方式。一个误解是高速设计是系统时钟频率的功能。事实并非如此。实际上，高速是由上升时间、PCB堆叠中的阻抗控制、走线宽度和终端决定的。更快的切换速度对工程师和PCB设计师来说基本上意味着两件事：信号完整性问题反射、串扰等。通过控制阻抗布线、终端和PCB堆叠来实现信号完整性目标。时序约束确保多个信号几乎同时到达它们的目的地引脚匹配信号路径的路由长度高速设计的旧方法在过去，工程师们不得不通过在电子表格中跟踪所有内容来处理信号完整性和时间约束问题。这使他们能够跟踪每个网络的每个单独段长、通孔深度、电阻长度和引脚长度。将每个网络的所有这些相加，然后在需要的地方添加信号长度，这使他们能够使组中所有网络的长度相等。这是一种过时的长度匹配方法，既繁琐又耗时。如果你能自动定位相关设计规则，如长度和匹配长度，而不必浪费时间在电子表格中跟踪数据呢？下载我们的免费高速设计和xSignals^®白皮书，学习如何自动化你的高速设计流程。